Redmi Buds 4開箱簡評：才199還有降噪 可以無腦入
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11月9日，半導體測試設備大廠泰瑞達在廣州召開媒體會，分享了半導體測試設備行業發展的趨勢與挑戰，并以汽車芯片測試為例，介紹了泰瑞達測試解決方案如何幫助行業達到降本增效、協同創新、助力客戶獲得成功的目標。同時，泰瑞達還介紹了在中國的本土化舉措。
半導體測試面臨的新挑戰
隨著摩爾定律的持續推進，晶體管密度越來越高，芯片的復雜度及集成度呈現指數級增長，不僅所需的研發和制造成本越來越高，生產步驟也越來越復雜。比如，研究機構IBS的數據顯示，研發一款28nm成熟制程的芯片，需要的研發費用約為4800萬美元，制造所需的工藝步驟大概需要500道左右，每片晶圓的代工價格大約為2800美元/片晶圓。而研發一款3nm，需要的研發費用則高達4.49億美元，制造所需的工藝步驟將提升到1250道左右，每片晶圓的代工價格大約為16700美元。
面對先進制程芯片越來越高昂的研發投入和制造成本，以及越來復雜的設計及制造流程，只要一個地方出錯，就可能會面臨巨大的損失。特別是在芯片迭代速度越來越快，上市的窗口期越來越小背景之下，芯片設計或者制造如果出現問題，還將直接喪失后續的市場競爭機會，導致更大的損失。因此，對于芯片設計/制造廠商來說，半導體自動化測試設備（Automatic Test Equipment，ATE）的重要性也越來越凸顯，因它將直接影響到芯片的良率提升。
而在半導體測試設備領域，面對不同類型的芯片，比如數字芯片、模擬芯片、存儲芯片、功率半導體等，往往需要不同類型的ATE設備來進行覆蓋。
但是隨著先進制程的推進放緩，越來越多的芯片設計廠商開始采用異構集成、Chiplet（將不同工藝、不同類型的小芯片通過先進封裝技術集成在一起）等新的設計思路來繼續推動芯片整體性能的提升，這也給ATE帶來了更多的挑戰。
泰瑞達亞太區銷售副總裁Richard Hsieh表示：“隨著半導體制程的持續演進，以及異構集成、先進封裝技術的發展，將會給ATE帶來更多的挑戰，尤其是在功能測試部分。比如，如何在CMOS的制程里面能夠制造出‘數字＋混合信號＋RF’的SoC，因為即使同樣的制程針對不同類型芯片設計，也未必會達到同樣的良率，或這在實現EDA設計上無法面面俱到，所以在功能測試方面是一個很大的挑戰。”
特別是對于基于Chiplet架構的芯片來說，由于其并不一整個SoC，而是由多個不同工藝的小芯片通過先進封裝技術互聯在一起，所以對于這類芯片來說，將會面臨更多的測試難題。
泰瑞達中國區總經理Felix Huang也表示：“對于ATE廠商來說，最大的一個挑戰是當Chiplet做好封在一起后，怎么檢測其中不同的Die哪里出了問題。如果單純是一顆Die，可以測試的管腳一般都在外面，但是Chiplet不同，Die之間互連時，不一定把所有的管腳都放在外面，所以有些測試就沒辦法覆蓋。另外，做多Die封裝時，需要知道Die與Die之間的互連有沒有問題。比如，雖然測出來這個Chiplet失效了，但是還需要找到具體是其中哪顆Die出了問題，或者發現是哪個Die與Die之間的互連出了問題，這是一個很大的挑戰。所以，現在芯片設計公司也在制定一些標準，比如互連時中間的協議是什么樣，有哪些管腳必須要拉出來，需要為可測性來考慮。”
另外，近年來在新能源蓬勃發展的趨勢之下，新能源汽車、太陽能、風電等市場呈現爆發式增長，對于功率半導體的需求也持續飆升，產品類型也越來越豐富。特別是對于新能源汽車來說，其所需要大功率器件，比如IGBT、SiC 等，需要開發更高電壓的高壓模塊、更大功率的大電流模塊，不僅測試難度高，而且還需要在系統安全、可靠性等方面做更完善的考慮。車載大功率分立器件不僅需要對其 DC 參數測試，還需要對其 AC(動態)參數測試。其他的邏輯、存儲類車載芯片，同樣也需要考慮到系統安全、可靠性等。這些都決定了車載相關芯片對于ATE設備會帶來更高的挑戰。
半導體測試設備龍頭，泰瑞達如何應對？
根據SEMI的數據顯示，全球半導體測試設備市場仍由美國和日本設備商主導，美國泰瑞達、日本愛德萬和美國科休三家公司以超過 90%的市場份額壟斷半導體測試設備市場。其中，泰瑞達占據了約51%的市場份額；愛德萬份額為33%；科休的市場份額為11%。
作為全球半導體測試設備市場的龍頭，泰瑞達于1960年在馬薩諸塞州創辦，從生產二極管測試儀起家，通過內部研發和外部并購，不斷發展壯大，逐步成長為今天的半導體測試設備市場市場的領導者，包括英特爾、臺積電、三星、高通、德州儀器、ADI 公司和 IBM 等知名半導體廠商都是泰瑞達的客戶。
1、完整的產品線覆蓋
從半導體測試的關鍵環節來看，主要包括：在晶圓加工完成之后，對于晶圓進行測試（Wafer Sort），檢查有沒有不良的Die；然后晶圓將會切割成單個Die并進行裝配，可能需要進行裝配測試；最后還要對封裝完成后的芯片進行最終檢測（Final Test），因為封裝過程中可能也會存在一些芯片損傷，檢測的目的是檢查芯片的性能是否符合要求。
但是，成品測試完成后并不意味著測試就結束了。Richard Hsieh進一步指出：“前面這些階段的測試項目并不能做到100%覆蓋，因為有很多場景的大規模運算是發生在系統級的，必須要把芯片安裝到最終應用的系統板上，再做一個系統級測試（System Level Test，SLT）才算最終完成。對于整個測試環節的全面覆蓋，才能夠最大限度的降低所需質量的成本。當然，以上每個階段，泰瑞達都有不同的測試機臺覆蓋這些方面的測試。”
目前，在半導體后端制造的每個階段，不同制程工藝節點，泰瑞達都有不同的測試設備來覆蓋來各種測試需求。根據泰瑞達的路線圖顯示，從1990年到2025年，從0.8μm到未來的2nm，泰瑞達陸續推出一系列的產品來持續覆蓋。甚至有一些客戶現在都還在使用泰瑞達在90年代推出的半導體測試設備，尤其J750，自1995年推出來，銷量超過了7000多臺，現在還有很多客戶在使用于量產。
泰瑞達目前所有的測試平臺，完整的覆蓋了數字、模擬、功率、復雜的SoC、存儲，以及系統級測試領域。比如，前面提到的J750主要面向偏數字芯片；EST 主要面向模擬芯片；而Ultra Flex 則面向高性能數字和復雜SoC，測試覆蓋率最高達2.2Gbps，同時能兼顧其他各種測試。
2、“柔性”測試
對于半導體測試設備廠商來說，測試方案的設計、測試結果的準確性、測試速度都是至關重要的，其本質的目的是幫助客戶提升良率和有效產量，降低成本，加快產品的上市速度。
在Richard Hsieh看來，要想實現這一目標，不僅要有覆蓋各個測試階段的測試設備，還需要具備“柔性”（FLEX）測試的能力。
而所謂的“柔性”測試，則是指可以根據實際需求將測試往前或者往后移動，從而有效地減少測試步驟，降低整體測試成本。
Felix Huang表示：“如果很多問題在晶圓測試階段就能夠檢測出來，那么到了成品測試時就不需要再去檢測，只需要去看封裝可能帶來的Die與Die之間的互連帶來的問題。而另外一些可以在前面這個階段解決的測試問題，就不要留到靠后的系統級測試，因為在一顆芯片售價中，其測試成本相對于封裝和工藝成本占比要小很多，如果能夠越早發現問題，那么就能夠省掉一些不必要的封裝成本。當然從覆蓋率的角度來看有些不能移，就只能在后面添加上去。這就要求測試機臺本身要有非常好的穩定性、可重復性，同時測試能力和覆蓋率也可以達到這樣的要求，這樣才可以實現柔性測試，這是一個基石。”
“其實測試并不簡單的通過和不通過的問題，在整個流程中需要不斷分析數據，分析完數據后，才能知道哪些測試項需要往前移還是往后移。比如在某個階段需要的測試項更多，對測試機臺的要求和配置要求越高，測試成本也越高，那么在這里增加測試帶來的成本和后面封裝帶來的良率損失哪個更高？測試就需要向成本更高的一側進行移動。總結來說，柔性測試需要考慮在哪個階段進行什么樣的測試項才能達到最優，這需要具體情況具體分析，不同的公司、不同的芯片都需要做不同的分析。”Felix Huang進一步解釋道。
3、PortBridge：打通設計與測試的鴻溝
對于芯片設計廠商來說，如果能夠越早的發現芯片設計的問題，就能夠越多的減少在后續制造過程中所需要的測試項，并降低芯片的不良率。因此，泰瑞達也一直在積極的與芯片設計廠商合作，致力于在芯片設計過程中就參與芯片測試，即設計測試的策略。
但是，芯片設計與芯片測試是兩個不同的行業，芯片設計人員和ATE測試人員對話的時候很難溝通。芯片設計人員關心的是芯片本身的布局布線，關心的是整個芯片系統層級的東西，而ATE測試人員則是按照“Cycle base”，一個個按照測試周期分割開來，一塊一塊的獨立去看。
為此，泰瑞達內部開發了一款名為PortBridge的軟件工具，其作用就是就為芯片設計人員和ATE測試人員之間架起一座相互溝通的橋梁，讓芯片設計人員可以通過EDA工具直接連接泰瑞達的測試設備，通過測試設備控制晶圓測試、成品測試和系統級測試，根據它們反饋的結果，實時在線做調試，優化設計，再反饋到晶圓廠，在早期階段就能提升良率。
另外，通過PortBridge還可以調試IP。一個芯片通常是需要通過將各種不同類型的IP像樂高積木一樣的搭建起來，除了主要的內核IP以外，可能還需要購買很多其他的IP，比如HDMI接口、LVDS接口、高速接口等。但是，買來的IP到底好用不好用，跟芯片的結合設計端到底功能有沒有問題，可以通過PortBridge工具，直接通過ATE直接訪問每個IP并進行調試，加速IP跟整個芯片的融合。
4、測試工具的優化
隨著芯片的越來越復雜，需要測試的項目越來越多，測試程序的代碼量也呈現爆發式的增長。根據泰瑞達公布的數據顯示，1995年的時候測量一顆芯片（SoC混合芯片）可能有200個測試項，代碼量大概一兩千行，一個或幾個測試工程師一兩周時間基本就能完成。但是到2020年后，測試項已經達到了2萬個，代碼量更是達到20萬行的水平，這時候就需要一個大的團隊來協同開發了。
“大家不要覺得測試程序就是測電壓、電流、電阻，或給一些激勵信號，再看它的反饋，高低是不是一致，這都是最基本的東西。但是現在芯片要測試那么復雜的功能、不同的場景，測試程序的復雜度越來越大，代碼量非常驚人。同時，客戶還要求開發周期越短越好，因為市場的窗口期就那么短，錯過這個時間窗可能就會有很大損失。所以，到了2020年后，開發測試程序基本上都是一個團隊，協同不同的地方的人協同開發，最后再整理調試，這就提出對于一些工具、自動化、智能化的要求。”Felix Huang進一步解釋道。
基于這些需求的變化，泰瑞達內部也開發了很多的工具。比如，多人協同分布式處理開發工具Git，可以自動把版本做合并；測試程序開發軟件IG-XL；全流程管理軟件DevOps（Development Operation）。
Felix Huang表示：“IG-XL應該是ATE行業中最好的開發軟件，因為從實用性、易用性和穩定性來說都是業內最好的，泰瑞達的整個測試程序開發都基于這個軟件。同時，基于IG-XL軟件，泰瑞達還有一個輔助工具Oasis，再加上全流程管理軟件DevOps，可以保障最終檢開發出來的代碼質量。”
5、智能制造與數據分析
對于測試廠商來說，需要了解測試硬件設備的方法和器件的數據，并進行前項和后項的管理，需要基于對機臺、測試方法、器件、整個設計的了解全部加在一起之后，才能夠預測性地防止一些問題，實現良率優化、質量控制、流程優化和獲得更快的上市時間。
在測試過程中，對于所獲得的大數據進行分析和反饋也是尤為重要。
比如一臺刻蝕機，有不同的控制按鈕、不同的變量、不同的參數，刻蝕出來的是晶圓，之后上ATE測試機。這其中所有的數據都可以匯集進行分析（一般來說有兩種格式STDF和TEMS），晶圓廠也可以根據實際數據分析的結果的反饋，來調整工藝參數，優化工藝流程。
對此，泰瑞達推出了一個大數據分析設備UltraEDGE，其內建了故障檢測引擎（Fault Detect Engine，FDE），可以做質量和數據統計，同時也可以在上面安裝第三方數據分析軟件，比如Ultimus、PDF數據管理軟件，在其中進行加密和機器學習，對抓到的原始數據進行分析，之后形成晶圓圖，在晶圓上的多個Die中，綠色表示通過，紅色表示失效，藍色可能有一些是邊緣性的問題，把一些潛在的缺陷問題直觀的展現出來，并反饋給晶圓廠，為他們進行工藝的調整和改善提供參考，從而提升良率，降低成本。
另外，相對于車規級的芯片來說，測試并不是簡單的通過或者不通過的問題，因為有時候測試是通過了，但也可能帶有缺陷。所以，基于UltraEDGE可以對統計結果進行智能化的動態分析，將有助于實現車規芯片的零缺陷。
FelixHuang表示：“現在車規芯片測試中更多用的是Dynamic PAT（動態模板，DPAT）。如果是測晶圓是一個一個Lot（組），這個Lot出來是這樣，可能下一個又是另一個樣，按標準來看，有的Lot就基本廢掉了。實際上在一種條件下，每個Lot，甚至每個晶圓都要動態改變測試的靈敏度。這就叫動態分析。我們有基于Z Yield分析，包括Cluster Detection、Good Die Bad Cluster，把測試結果反映到每顆Die上，然后根據它在晶圓上的物理位置來決定是好是壞。”
比如在下圖右側的第九個晶圓測試示意圖當中，白色的區域是測試通過的Die，紅色的區域是失效的Die，可以看到下方被大片紅色區域有兩個白色的區域，雖然測試是通過了，但實際上它被紅色區域包圍了，所以有可能有隱含缺陷，可能一定加壓、加流或更嚴格的條件下，可能就會失效。所以如果出現這個情況，也要把這兩個Die勾掉，不能讓它們通過。
△在做車規芯片測試的時候，泰瑞達提供了12種不同的分析手段
FelixHuang強調，數據分析最終是看質量指標，而不是只看最早的測試結果，是需要將不同統計結果結合在一起來進行判斷。特別是對于車規芯片來說，涉及到車身安全、行車安全方面的芯片，它的測試標準就需要更加的嚴格。而且以上只是其中的一道檢測，比如常溫測試。做車規晶圓測試要經過低溫（-40℃）、常溫和高溫（125℃），不同溫度下都要測一遍。封裝好后還要在老化前、老化后各走三遍，也就是說車規芯片測試端就會有9道工序要走，每道都要像前面介紹的那樣來看結果。這也意味著對于車規級芯片廠商來說，測試成本將會是整個芯片成本當中的重要一個部分。
“通常，車規芯片廠商的目標是要做到0 DPPM，但顯然是非常困難的。目前為止，我看到國內一家比較頂尖的ADAS芯片公司已做到10 DPPM，是在我們的測試平臺上做的，確實付出了很高很高的成本。正常來說，一顆SoC芯片（比如手機SoC芯片）的測試成本占芯片售價的10%左右，頂多15%，而他們初期的測試成本應該已經接近25%-30%，超過大芯片封裝的成本，這也反應了國產車規級芯片廠商對質量的追求。”
Felix Huang向芯智訊透露道：“此前他們的芯片上車之后，車廠沒有任何不良反饋，但他們自己有一個自動監測軟件，反饋回來一個Warning code（警告代碼），他們為了定位這個代碼花了半年時間，每個測試時間增加了十幾秒，帶來的成本是很巨大的。當然，現在我們也在幫他們做優化，因為整個測試流程和設計有可以優化的地方。”
堅持本地化策略，美國來源占比已低于3%
自去年10月以來，美國出臺了對華先進半導體設備的出口限制政策，隨后日本、荷蘭也相繼出臺了相應的限制政策。這不僅使得國內的芯片制造廠商難以獲取先進的半導體設備，同時也對于美日荷的半導體設備廠商在中國的業務開展帶來了不利的影響。
那么，泰瑞達作為一家美國半導體設備廠商，如何看待這一影響呢？
對此，FelixHuang認為：“目前限制更多的是人工智能、大算力相關先進工藝的芯片，而消費類芯片、汽車芯片目前并沒有限制的跡象。我覺得這些芯片未來也不會被卡。從設備端來看，目前限制的也是前端的先進制程制造設備。而我們泰瑞達設備是屬于后端制造設備，所以沒有什么影響。最大的一個擔憂來源還是在于客戶的心存疑慮。”
FelixHuang強調，其從2019年開始帶團隊到現在，越來越多的客戶已經消除了一些疑慮，畢竟客戶還是希望在測試領域有良性的競爭。從泰瑞達在中國的業務來看，汽車是一個最重要的方向，在這方面目前并沒有太多會被限制的擔心。“我希望大家不要戴有色眼鏡，不要因為泰瑞達是美國公司，就一棍子打死。泰瑞達扎根中國已經有20多年(今年已經是23周年)，我們大部分的零部件都已經做到了非美國供應。”
據芯智訊了解，泰瑞達在進入中國市場23年來，一直在持續推動本土化，不僅在國內的團隊已經達到了過百人，同時國內銷售的設備當中的美國來源占比也已經低于3%。
對于是否存在被“國產替代”的焦慮的問題，FelixHuang坦言，肯定會有這樣的顧慮。
比如泰瑞達的SoC測試平臺從J750一直到UltraFLEXplus，包括Power平臺，很多都是十多二十年的老的測試平臺，或者是那些對于芯片測試要求不那么復雜的測試平臺。FelixHuang認為，如果按照國產競爭對手現在的迭代速度，再過3-5年，這些國產的測試設備應該可以進入到與泰瑞達競爭的一個階段。當然，在大部分領域，泰瑞達還是有信心持續擴展的，特別是在車這塊，對于穩定性、可重復性有很高的要求，國產測試設備目前還不能做到。
FelixHuang告訴芯智訊：“國內某手機芯片大廠被卡脖子，今年自研手機芯片的重新回歸，其背后也離不開我們的Ultra平臺或日本友商的平臺的支持，因為目前用國產的測試設備做不了這類芯片的測試。未來在中國市場，泰瑞達扮演的是一個良性競爭的角色，在中高端領域除了日本友商的機臺之外，我們的UltraFLEXplus、ETS-800仍然是可選方案，所以我們的存在會讓市場處于良性競爭的狀態。”
編輯：芯智訊-浪客劍
本文鏈接：http://www.tebozhan.com/showinfo-27-27535-0.html扎根中國23年，美國來源占比降至3%！泰瑞達如何助力國產芯片良率提升？
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